서론에서 소개했던 Cu₂ O와 SnO는 준안정상으로써 각각 CuO 및 SnO₂로 산화되기 쉽다. 공정 중 산화된 상은 박막 매트릭스에 섞여 phase purity를 떨어뜨리고 소자 성능을 저하시킬 수 있는 것에 반해 Nickel(II) oxide (NiO)는 화학적으로 안정적인 상으로써 소자화에 유리한 특성을 갖는다.^{[36,38,52,53]} NiO는 NaCl, MgO, 및 LiF와 같은 암염 구조 (Rocksalt structure)를 가지므로 구조적인 안정성도 있는 물질이다. (Fig. 1) Ni²⁺양이온과 O^2-의 음이온의 배위수가 모두 6이며 각 이온의 국소적 octahedron 중심부에 상대 이온이 위치하고 있는 방식이다. NiO의 가전자대(VB, Valence Band) edge는 Ni의 3d 오비탈과 O의 2p 오비탈이 혼성화 된 구조를 가지므로 VB edge의 국부화(localization) 정도가 감소한 형태로 존재한다.^[54] 이에 따라 hole의 유효질량이 줄어들며 다른 oxide 박막보다 우수한 hole 이동도를 가질 수 있는 것이다.^[16] 또한 NiO는 3.6 ~ 4.0 eV의 optical band gap을 갖기 때문에 p-type 투명 전도성 산화물 박막으로 사용될 수 있는 물질 중 하나로써 투명 전자소자 연구자들에게 많은 관심을 받고 있는 물질이다.

2008년 도호쿠 대학의 Shimotani et al.은 게이트 전압 변화에 따른 NiO 결정의 p-type switching 특성을 보고하였다.^[16] (Fig. 2) 이후 p-type NiO 박막 합성을 위한 Solution process^{[18,32,33,35,36]}, sputtering법^[34,37,55] 공정은 활발히 연구된 반면, p-type 트랜지스터 타겟의 NiO 박막의 화학 기상 증착법은 2016년 이후 거의 보고되지 않았다. 2016년 Zhu et al.^[30]은 Solution process 를 통해 high-k ZrO_x 박막 상부에 NiO_x 채널을 형성하여, p-type 트랜지스터임을 감안하면 비교적 우수한 성능인 10⁵의 on/off ratio와 4.8 cm²/Vs의 전계 효과 이동도를 보고하였다. 높은 유전율을 갖는 gate insulator 를 도입하여 carrier transition activation energy를 효과적으로 낮춤으로써^[56] 정공의 이동도를 증가시킬 수 있었다. 같은 연구그룹(칭다오 대학교 Shan 교수 연구팀)에서 solution process Al₂ O₃를 gate insulator로 사용한 NiO_x 채널을 300°C 열처리하는 방법을 통해 전계 효과 이동도가 25 cm²/Vs에 달하는 p-type TFT를 제작한 결과 또한 보고하였다.^[31] NiO_x 채널층을 패터닝 하지 않았기 때문에 mobility가 약 1.7배 고평가 되었음을 고려하더라도 상당히 우수한 성능이라고 볼 수 있다.

같은 해 경희대 장진 교수 연구팀은 NiO_x 증착을 위한 용액에 SnCl₂ 파우더를 첨가하는 방식으로 Sn을 도핑하여 Sn:NiO_x TFT를 제작하였고 reference NiO_x TFT 대비 100배 개선된 on/off ratio를 보고하였다.^[17] (Fig. 3) 이때, Ni과 Sn의 molar ratio는 100 대 5였다. Sn 도핑을 통해 less crystalline fraction을 유도하여 gate insulator와의 계면 특성을 개선할 수 있었고, electron donor로 작용하는 substituent Sn 원자를 통해 off current를 효과적으로 제어할 수 있음을 보고하였다. 2017년, 앞서 언급되었던 칭다오 대학의 Shan 교수 연구팀에서도 NiO에 양이온을 도핑을 통해 트랜지스터 성능을 개선하는 방법을 개발하였다.^[18] Dopant Cu가 NiO 매트릭스에 야기하는 전기적인 특성 변화는 dopant Sn의 영향과는 달랐다. NiO 매트릭스에 도핑된 Cu 원자는 Ni sites에 substitution되면서 Ni vacancy (V _Ni)를 유도한다. V _Ni는 hole을 생성하는 point defects 이므로 p-type 전도도가 증가하게 된다. 이와 같은 Cu-induced hole generation 메커니즘은 아래와 같이 정리할 수 있다.

문헌상 보고된 최적의 Cu 농도는 5% 였으며 이 때의 전계효과 이동도는 1.53 cm²/Vs, on/off ratio는 3×10⁴, S.S.은 0.13 V/dec였다. Cu 농도가 더욱 높아질 경우 증가된 hole 농도로 인해 p-type 전도도는 더욱 향상되었으나 off 제어가 어려워져 트랜지스터의 on/ off ratio가 감소하는 문제가 있었다. 해당 트랜지스터 제조 공정의 최대 온도는 150°C였으므로 기판의 제약이 없어서 저비용 CMOS 유연소자 개발을 위한 재료/공정으로 응용될 수 있을 것으로 보인다.

Lin et al.은 NiO matrix에서 acceptor로 동작하는 Ni³⁺ 이온의 양을 조절하기위한 방법으로 스퍼터링 공정 중 투입되는 산소의 비율을 제어하는 방법을 보고하였다.^[34] 스퍼터링 공정 중 산소 비율이 아르곤 대비 커질수록 3의 산화수를 가지며 존재하는 Ni 이온(Ni³⁺) 비율이 증가하는 것을 XPS로 관찰하였다. 산소비율이 높은 공정에서 hole concentration이 증가하고 박막 비저항은 감소하는 것을 관찰함으로써 Ni³⁺의 portion과 hole concentration의 관계를 입증할 수 있었다. 100 % 산소가스로 스퍼터링 공정을 진행하여 형성된 박막 트랜지스터는 지나치게 높은 hole concentration으로 인해 off 제어가 되지 않아 트랜지스터로 사용될 수 없었기에, 트랜지스터용 NiO 박막을 위해서는 최적화된 산소 분율을 찾는 것이 중요하다는 결론을 내릴 수 있었다. 일치하는 결과로, 2020년, Salunkhe et al. 또한 공정 중 산소 비율이 증가할수록 감소하는 NiO 박막의 비저항을 관찰하여 보고하였다.^[57] (Fig. 4) NiO 박막 트랜지스터 성능을 향상시키기 위해 사용될 수 있는 후처리 방법은 열처리, 플라즈마 처리, passivation 및 light irradiation 을 제시할 수 있다. 2021년에 laser irradiation을 통해 소자 성능향상을 보고한 논문^[37]을 제외하면 2016년 이후 보고된 후처리 연구결과가 매우 부족한 단계다. 아울러 SnO 및 CuO _x 대비 NiO 박막의 화학 기상 증착법 연구 또한 비교적 진행이 더딘 상태다. 합성방법 다각화 및 신개념 소자구조 도입을 통해 고성능의 NiO 트랜지스터를 시급히 개발하여, 이미 산업계에 성공적으로 적용된 n-type 산화물반도체와 함께 투명 박막 CMOS 시스템을 구성하려는 노력이 필요하다.

Tin(II) oxide (SnO)는 2.7의 optical band gap을 가지므로 대부분의 가시광선 영역에서 투명하다.^[15] 따라서, NiO와 같이 투명 전자소자의 p-type 채널물질로 활용될 수 있는 가능성을 가진다. SnO는 litarge PbO와 동일한 층상구조의 tetragonal 결정상을 갖는다. (Fig. 1) 가전자대가 편재화된 산소 2p 오비탈로 구성되는 일반적인 산화물 반도체와 달리 SnO의 가전자대는 등방성의 Sn 5s 오비탈과 산소의 2p 오비탈의 혼성구조로 이루어져 있다.^[58] (Fig. 5) 등방 특성을 갖는 5s 오비탈 혼성화를 통해 정공의 이동경로, 즉 가전자대 edge가 비 편재화 됨으로써 높은 정공 이동도를 얻을 수 있게 된다.

도쿄공업대학 호소노 교수 그룹에서 pulsed laser deposition (PLD)공정을 통한 p-SnO의 에피 박막을 최초 보고하며 oxide based CMOS 회로 실현의 가능성을 열어주었다.^[15] 이후 고성능 p-type SnO 트랜지스터를 개발하기위해 용액공정, 스퍼터링법, 원자층 증착법 등을 통한 다양한 SnO 합성 방법 연구가 활발히 진행되고 있다. 고성능 SnO를 제작하기 위해 가장 큰 걸림돌은 SnO 상의 화학적 불안정성이다. SnO 매트릭스 내 Sn 양이온의 산화수는 +2로, 더욱 안정한 +4의 산화수를 갖는 SnO₂ 상으로 산화되기 쉽다. 실제로 270±20℃에서 SnO의 불균등화 반응이 일어난다고 알려져 있다.^[59] 따라서, 성능 향상을 위한 후처리 공정 조건 확보가 까다롭다. 스퍼터링 또는 evaporation 등의 PVD법으로 증착 시 미세 공정 파라미터 (증착 온도 또는 산소 분압) 변화에도 민감하게 반응하여 SnO₂ 상변화가 관찰된다. 즉, 매우 좁은 공정 윈도우를 가지는 것이다.

2014년, 한국화학연구원에서는 양이온 산화수가 +2인 Sn 전구체와 그 전구체를 사용한 원자층 증착 공정을 개발함으로써 SnO 공정 윈도우를 획기적으로 넓힐 수 있는 방안을 제시하였다.^[60] (Fig. 6) 공정 온도에 따른 hole 농도와 이동도 및 박막 밀도는 상이했지만, 90°C 부터 210°C까지 넓은 공정 온도에서 phase pure한 SnO 가 형성되는 결과를 얻을 수 있었다. 다음 해 Kim et al.은 동일한 2가의 Sn 전구체를 사용하여 on/off ratio 가 10⁶에 달하는 고성능의 p-type SnO 박막 트랜지스터 결과를 발표하였다.^[38] 완성된 박막 트랜지스터 소자에 원자층 증착법을 통한 Al₂ O₃ passivation layer를 형성한 뒤, 추가적인 열처리를 진행하여 back channel defects을 제어함으로써 off current와 subthreshold swing (S.S.) 값을 크게 감소시킬 수 있었다. 이 때, SnO → SnO₂ + Sn의 불균등화 반응이 일어나지 않도록 250°C의 저온 열처리가 진행되었다. 원자층 증착법을 통한 Al₂ O₃ passivation 방법은, 이후 다른 그룹의 SnO 트랜지스터 성능 개선을 위해서도 많이 사용되고 있다.^{[24,26,40,43,46]} 정공의 축적층이 형성되는 SnO/gate insulator 계면 (기판의 표면) 제어에 대한 후속 연구도 진행되었다. 기판 표면에서 리간드 교환을 통해 박막 증착이 시작되는 원자층 증착법은 표면 작용기 종류와 밀도 및 오염도 등의 표면 특성에 민감하게 반응하여 박막 전체 물성이 결정되는 특징을 갖는다. 따라서 증착 직전 기판처리를 통해 이상적인 상태를 만들어주는 것이 매우 중요하다. SiO₂ 기판의 산소 플라즈마 처리를 통해 더욱 풍부한 밀도의 -OH기를 유도하고, wet cleaning으로 제거하지 못했던 잔여 유기물을 없앰으로써 이상적인 초기 원자층 증착 거동 및 계면 결정성을 확보한 결과가 보고되었다.^[27] 간단한 전처리를 통해 박막계면 특성과 박막 전체 배향을 개선시킴으로써 정공 이동도를 0.7 cm²/Vs에서 2.0 cm²/Vs으로 증가시킬 수 있었다. 박막 트랜지스터의 hysteresis voltage는 SiO₂ 100 nm gate insulator 기준 18.7 V에서 8.0 V로 감소하였지만 추가적인 개선이 필요한 단계다. Jang et al. 은 SnO 트랜지스터의 hysteresis 원인을 DFT calculation으로 분석하고 interlayer 삽입을 통해 hysteresis를 제어한 결과를 보고하였다.^[26] SnO 트랜지스터의 큰 hysteresis 원인은 interface trap보다는 border trap에 있으며, 해당 trap은 주로 Sn의 diffusion을 통해 SiO₂에 형성된 Sn _Si 다. 고온 열처리를 통해 밀도를 향상시킨 비정질 Al₂O₃를 Sn diffusion barrier로 삽입할 경우, hysteresis ⁰ gap states로부터 발생한다고 설명했가 기존 4V에서 0.2 V까지 감소됨을 보여주었다 (gate insulator - Al₂ O₃ 15 nm, SiO₂ 30nm 기준). SiO₂ gate insulator와는 다르게 Al₂ O₃ gate insulator에서는 trap으로 작용하는 gap state가 형성되지 않음을 이용한 것이다.

2021년 이후 정공의 전계효과 이동도가 4 cm²/Vs 이상인 논문들이 다수 보고되었다.^[24,44–46] 한양대 박진성 교수 연구팀은 기존 SnO의 원자층 증착을 위해 주로 활용되었던 bis(1-dimethylamino-2-methyl-2-propoxide)Sn^{[27,38,46,60]} 전구체가 아닌 N,N′-tert-butyl-1,1-dimethylethylenediamine stannylene (II) 전구체를 활용하여 SnO를 합성한 연구결과를 발표했다.^[44,61] 100°C의 저온에서 증착된 SnO 박막은 기판과 평행한 (001) 면을 구성하며, 확연한 c-축 배향을 갖는 것이 관찰되었다. 하지만 as-dep 상태의 박막은 정공 밀도가 너무 높아 트랜지스터의 switching 특성이 보이지 않는 문제가 있었다. 이를 해결하기위해 연구팀은 N₂ 열처리를 수행하여 정공의 농도를 낮추었고 이후 switching 특성을 확보할 수 있었다. 본 연구결과의 높은 전계효과 이동도 (6 cm²/Vs)는 300°C 열처리를 통해 증가된 in-plane 결정성 및 향상된 박막 밀도 (6.4 g/cm³ (이론 밀도: 6.45 g/cm³)) 때문이라고 설명하였다. 서울과학기술대학교 한정환 교수 연구팀은 intense pulse light (IPL) 기술을 이용하여 비정질 SnO 박막의 후열처리를 진행함으로써 고이동도 (4.31 cm²/Vs)의 SnO 박막 트랜지스터를 개발할 수 있었다. IPL은 light pulse의 세기 및 시간, 그리고 주파수를 조절하는 방식으로 에너지를 전달하기 때문에 열적 내구성이 약한 기판과 박막에 적용할 수 있는 기술이다. SnO의 불균등화 반응 또는 산화반응을 쉽게 일으키던 기존 후열처리 방식 (Furnace, rapid thermal annealing (RTA))과 달리 0.4 J/cm²의 300회 펄스 후에도 SnO₂ 상 형성없이 순수 SnO 상으로 결정화되는 것을 확인하였다.

현재까지 개발된 SnO 박막 트랜지스터 중 가장 높은 정공 이동도를 기록한 그룹은 한양대 정재경 교수 연구팀이다.^[24] Sn 메탈 타겟을 활용한 reactive magnetron sputtering 방식으로 SnO 박막을 상온에서 합성하였다. 이 때 SnO 박막 내부에 Sn 금속 상이 혼재되어 존재하는 것을 X-ray diffraction (XRD), Transmission electron microscope (TEM) 및 X-ray photoelectron spectroscopy (XPS)를 통해 확인하였다. 본 연구의 핵심은 후열처리를 두 단계로 나누고 그 사이에 Al₂ O₃ passivation layer 공정을 삽입함으로써 2차 250° C 후열처리에서 발생할 수 있는 Sn 금속 상의 산화를 막는 데에 있다. Sn 금속상이 SnO 박막 트랜지스터의 이동도를 증가시키는 역할을 하기 때문이다. 유사한 연구 결과로, 2013년 KAUST의 Alshareef 그룹에서 Sn 금속 상이 혼재된 SnO 박막을 활용하여 6.75 cm²/Vs의 높은 전계효과 이동도 (홀 (Hall) 이동도: 18.71cm²/Vs)를 보고한 바 있다.^[25] 미량 혼재된 금속 상의 Sn 5s 오비탈이 혼성화된 SnO VBM의 편재화를 더욱 줄여주어, 이동도를 향상시킬 수 있었다고 설명하였다. 하지만 한양대 연구팀은 해당 결과에서 한 발 더 나아가 Al₂ O₃ passivation layer를 활용하여 Sn 금속 상의 추가적인 산화를 억제함으로써 기존 결과 (180°C) 보다 좀 더 높은 온도 (250°C)의 열처리를 가능케 하는 발판을 마련하였다. Passivation 과 2차 열처리를 통해 크게 개선된 결정성과 더욱 고른 표면을 얻을 수 있었다. 100°C의 1차 열처리 이후 100°C에서 10 nm의 Al₂ O₃ passivation layer를 증착한 뒤 250°C에서 2차 열처리를 진행하는 것이 가장 최적화된 조건이었다. (Fig. 7) 이때의 정공 전계효과 이동도는 15.8 cm²/Vs였으며 hysteresis또한 0.1V 로 우수한 성능을 보여주었다. 하지만 on/off ratio는 3.4×10³으로 추가 개선이 필요한 것으로 보인다. Alshareef 그룹의 SnO 트랜지스터 또한 높은 이동도 대비 on/off ratio가 6×10³으로 낮은데, 이는 금속 상이 혼재되며 off 제어가 용이하지 않아 발생한 문제로 예상된다. SnO 트랜지스터의 정공 이동도와 on/off ratio 간의 트레이드 오프를 해결할 수 있는 박막 자체의 물성 engineering뿐만 아니라 소자 레벨에서의 새로운 접근이 필요한 단계이다.

Copper oxide는 Cu₂ O (cuprous oxide), Cu₄ O₃ (paramelaconite) 와 CuO (cupric oxide)의 세가지 상으로 존재하며 각각 cubic, tetragonal, 그리고 monoclinic의 결정구조를 갖는다. Figure 1은 Cu₂ O 결정 구조를 보여준다. Cu의 oxidation state는 각 물질간 상이하지만 모두 p 형 특성을 보이는 native defects 을 형성한다.^[62] p 형 전도특성은 NiO 및 SnO와 마찬가지로 metal의 vacancy와 interstitial oxygen으로부터 유도된다. 정공의 이동경로가 되는 가전자대 edge 또한 산소 2p와 Cu 3d 오비탈의 혼성구조로 이루어져 있기 때문에 가전자대가 비편재화된 특성을 보이며 이로부터 야기된 높은 정공 이동도를 가질 수 있게 된다. 2008년 도쿄공업대학 호소노 교수 연구팀은 앞서 언급했던 p-SnO 에피 박막 합성에 성공했을 뿐만 아니라, Cu₂ O 의 에피 박막까지 구현함으로써 고성능 p-type oxide 채널막의 활용 가능성을 제시하였다.^[13] 홀 이동도가 2.4 cm²/Vs인 SnO 에피 박막 대비 Cu₂ O 에피 박막은 홀 이동도가 90 cm²/Vs 이상의 성능을 보였기 때문에 더 많은 연구자들의 관심을 끌 수 있었다. 이후 p-type 박막의 상용화를 목표로 sputtering^{[14, 22, 29]}, solution process^[48–50], ALD^{[23, 28, 51]}등의 다양한 Cu₂ O 증착 공정이 개발되었다.

Jang et al.은 2016년, copper(II) acetate 전구체를 활용한 sol-gel법을 통해 on/off ratio 가 10³인 CuO 및 Cu₂ O 박막 트랜지스터를 개발하였다.^[47] 전구체를 200° C에서 4시간동안 소결한 경우 Cu → Cu₂ O 로 산화되었고 더 높은 온도인 500°C에서 소결하는 경우 점차 Cu, Cu₂ O → CuO로 산화되며 결정성장이 일어나는 것을 XRD, XPS와 atomic force microscope (AFM)을 통해 관찰하였다. 열처리 온도와 시간조절을 통해 성공적인 Cu₂ O와 CuO 상제어를 할 수 있었으나 CuO TFT 와 Cu₂O TFT는 각각 0.011 cm²/Vs 및 0.0021 cm²/Vs의 매우 낮은 전계효과 이동도를 보이는 문제점이 있었다. 원래 Cu₂ O는 CuO 보다 더욱 높은 Hall 이동도를 보이지만^[63], 해당결과에서 Cu₂ O의 전계효과 이동도가 더 낮았던 이유는 200°C의 상대적 저온에서 형성된 Cu₂ O 의 우수하지 않은 결정성과 작은 결정립 크기 때문이라고 분석하였다. 우수한 CuO _x 트랜지스터 특성을 확보하기위해서는 열처리 과정을 통해 결정성이 향상된 Cu₂ O 상을 형성할 수 있어야한다. 하지만 일반적인 열처리 분위기에서는 Cu₂ O가 쉽게 CuO로 산화되어버리는 문제가 있었다. Han et al.은 이러한 문제를 해결하기위해 진공 열처리 공정을 도입하여 Cu₂ O 상의 산화를 방지하면서도 결정성을 향상시켜 고성능 박막 트랜지스터를 제작한 결과를 보고하였다.^[22] Cu₂ O 박막은 sputtering 을 통해 합성되었으며 진공 열처리를 위한 챔버 압력은 9.5×10⁻⁴ mbar였다. 진공 열처리 온도가 800℃ 이 인 경우, 2Cu₂ O → 4Cu + O₂의 환원반응이 일어나므로 트랜지스터 성능 향상을 위해 사용된 온도는 500℃ 부터 700°C로 제한되었다. 사용된 온도 범위 내에서 열처리 온도가 높아질수록 결정성이 향상될 뿐만 아니라 밴드 tail states가 감소하며 트랜지스터 소자의 성능이 향상되는 것을 관찰하였다. 열처리 온도를 700℃ 로 향상시켰을 때 500℃ 열처리 결과 대비 전계효과 이동도는 0.03 cm²/Vs에서 0.9 cm²/Vs로 증가, on/off ratio는 3에서 340으로 증가, off 전류는 1.35 nA/m에서 0.1 nA/m로 크게 감소하는 것을 관찰할 수 있었다. (Fig. 8) 본 연구에서는 starting material로 Cu₂ O상을 사용했던 것과는 달리, CuO 박막을 우선적으로 증착한 뒤 Cu₂ O로 환원시켜 더 높은 성능의 p-type 트랜지스터를 제작하기위한 진공 열처리 기법도 보고된 바 있다.^[64] CuO와 Cu₂ O간 상변이가 용이한 Copper oxide 시스템의 경우 열처리 온도 뿐만 아니라 압력에도 민감하게 영향을 받는 것을 여러 문헌을 통해 알 수 있었다.^{[22,47,51,63,64]}

소자 스케일링에 이점이 있는 원자층 증착법을 활용한 연구도 진행되고 있다. 한양대 박진성 교수 연구팀은 원자층 증착 CuO _x 박막을 활용하여 고성능의 p-type 박막 트랜지스터를 개발함으로써 많은 주목을 받았다.^[23] Cu 전구체—hexafluoroacetyl-acetonateCu(I)(3,3-Dimethyl-1-butene)와 오존을 사용하여 100℃의 저온 증착 공정을 진행하였다. 이후 200℃-500℃의 후 열처리 공정을 통해 CuO _x의 밴드 구조와 결정 상을 면밀히 제어하였다. 300℃에서 열처리한 CuO _x 박막 트랜지스터로부터 5.64 cm²/Vs의 높은 전계효과 이동도와 10⁵의 on/off ratio를 확보하였다. 트랜지스터로써 적합한 정공 농도를 가지는, 가장 최적화된 CuO와 Cu₂ O상의 조화를 갖는 박막을 해당 열처리 온도에서 얻을 수 있었기 때문이라고 연구팀은 분석하였다. 2021년 Lenef et al.은 Copper(I) N,N′- disec-butylacetamidinate 의 전구체와 산소/수소 플라즈마를 이용한 원자층 증착법을 개발하였다.^[51] 본 연구를 통해 제작된 트랜지스터는 앞서 보고된 박막 트랜지스터^[23] 성능보다 우수하지 않았다. 하지만, 수소 플라즈마의 환원력과 산소 플라즈마의 산화력을 조합하여 Cu, Cu₂ O와 CuO의 상을 선택적으로 제어하여 증착할 수 있는 방법을 제시한데에 의미가 있다. (Fig. 9) Napari et al.은 Cu₂ O 박막에 10nm 의 Al₂O₃ passivation과 추가적인 300℃ 열처리를 진행하여 트랜지스터의 스위칭 능력을 향상시킬 수 있음을 보고하였다.^[28] 용액 공정에서 주로 활용되던 Copper(II) acetate를 양이온 전구체로, 산화제로는 물을 사용한 원자층 증착법으로 Cu₂ O 박막을 합성하였다. Passivation 층으로 사용된 Al₂ O₃는 SnO 박막 트랜지스터에 미쳤던 영향^[24,38,43]과 유사하게 Cu₂ O의 off current를 효과적으로 제어함으로써 소자의 on/off ratio를 향상시키는 역할을 하였다. 저자는 Al₂ O₃의 negative fixed charge가 양의 게이트 전압 영역에서 유도될 수 있는 전자의 축적층 형성을 막아주는 기전이 작용됐다고 분석하였다.

이온 도핑을 통해 copper oxide 박막 트랜지스터 성능을 향상시킨 결과가 보고되었다.^[20,21,65] 그 중 연세대 김현재 교수 연구팀이 보고한 Gallium (Ga) 도핑이 copper oxide 박막 트랜지스터 성능 개선에 가장 큰 효과를 보였다.^[20] 앞서 살펴본 대로 Cu₂ O 박막은 주로 sputtering된 CuO 박막의 환원 과정을 거쳐 합성되거나 고온의 열처리공정을 필연적으로 수반하므로 박막 내 oxygen vacancy함량이 매우 높다. oxygen vacancy는 정공의 trapping site로 동작하여 정공의 이동을 방해하기 때문에 p-type 소자 특성의 저해 요소가 된다고 알려져 있다. 연구팀은 oxygen vacancy 농도를 효과적으로 줄이는 역할을 하는 Ga 도핑을 통해 Cu₂ O의 oxygen vacancy 함량의 제어를 시도하였다. (Fig. 10) 도핑된 박막 증착을 위해 Cu₂ O 타겟과 Ga₂ O₃ 타겟을 활용한 co-sputtering방식이 사용되었고 Ga₂ O₃ 타겟의 power density 조절을 통해 Ga의 도핑양을 제어하였다. Ga/ Cu의 원자비율이 1.56 % 일 때 도핑 되지 않은 Cu₂ O 박막 트랜지스터 대비 이동도 및 on/off ratio가 각각 160 %, 445 %로 크게 개선된 결과를 얻을 수 있었다.