D, T, SRファジィフリップフロップを提案し、ファジィ否定を1からの差に固定した上で、tノルム・sノルムが論理・代数・限界・激烈の四演算系の場合について特性を明らかにする。さらに、VHDLで回路を記述し、FPGAをターゲットとして、回路設計・合成を行う。既存のJKファジィフリップフロップについても同様の設計を行い、汎用的なJKに対してD、T、SRは、機能の制約を受けるが、回路面積のうち組み合わせ回路部分(すなわちラッチ部分以外)が0、2/3、1/2に減少し、遅延時間(配線遅延とラッチを除く)が0、2/3、2/3に高速化できることを確認する。また、ファジィ論理値[0, 1]の量子化ビット数に対する回路規模・遅延時間の関係が、ファジィ論理演算系によって、1次または2次での増加となることを示す。提案するファジィフリップフロップは、JKほど汎用的ではないが、ファジィ情報の一時記憶素子として、ファジィ多段推論などへの応用が可能である。