메뉴 건너뛰기
.. 내서재 .. 알림
소속 기관/학교 인증
인증하면 논문, 학술자료 등을  무료로 열람할 수 있어요.
한국대학교, 누리자동차, 시립도서관 등 나의 기관을 확인해보세요
(국내 대학 90% 이상 구독 중)
로그인 회원가입 고객센터

주제분류

사회과학
경영학 경제학 관광학 교육학 군사학 무역학 문헌정보학 법학 사회과학일반 사회복지학 사회학 신문방송학 심리과학 정치외교학 지리/지역개발학 지역학 행정학
공학
건축공학 공학일반 기계공학 산업공학 자원/재료공학 전자/제어계측공학 전자/정보통신공학 조선/해양공학 컴퓨터학 토목/환경공학 항공우주공학 화학/생물공학
자연과학
물리학 생물학 생활과학 수학/통계학 자연과학일반 전문/지구과학
의약학
간호학 수의학 약학 의학 의학일반 치의학 한의학
인문학
독일어문학 러시아어문학 문학 언어학 역사학 영어문학 인문학일반 일본어문학 종교학/신학 중국어문학 철학 프랑스어문학 한국어문학
예술체육학
건축 디자인 무용 미술 미용 사진 연극 영화 예술체육학일반 음악 의상 체육
농수해양학
농수해양학일반 농학 수산학 식품과학 임학 축산학 해상운송학
복합학
과학기술학/기술정책 뇌/인지과학 여성학 학제간연구

정기구독(개인)

소속 기관이 없으신 경우, 개인 정기구독을 하시면 저렴하게
논문을 무제한 열람 이용할 수 있어요.

회원혜택

로그인 회원이 가져갈 수 있는 혜택들을 확인하고 이용하세요.

아카루트

학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.

영문교정

영문 논문 작성에 도움을 드리기 위해, 영문 교정 서비스를
지원하고 있어요.
고객센터 제휴문의

...

저널정보

저자정보

표지
이용수
내서재
0
내서재에 추가
되었습니다. 내서재에서
삭제되었습니다.

내서재에 추가
되었습니다. 내서재에서
삭제되었습니다.

초록·키워드

오류제보하기
This work proposes a single-channel 11-bit successive-approximation register (SAR) analog-to-digital converter (ADC) with an operating speed of 160-MS/s based on a non-binary digital-to-analog converter (DAC) for settling error correction. In the proposed DAC, a non-binary-weighted structure with redundancy is employed for the upper 8-bit capacitor array to reduce the residual voltage settling time requirement, facilitating high-speed operation. The remaining 3-bit capacitor array is composed of three unit capacitors, which are attached to the fractional reference voltages generated from a resistor string (R-string). The proposed partially monotonic switching scheme reduces the switching power consumption and the common-mode voltage variations of the DAC output voltage. The proposed 3D-encapsulated capacitor layout reduces the interference of adjacent signals while securing the high linearity of capacitors. Implemented in a 28 nm CMOS, the proposed ADC consumes 1.67 mW of power with a 1.0 V supply voltage and occupies an active area of 0.026 mm². The prototype ADC achieves a signal-to-noise-and-distortion-ratio (SNDR) and a spurious-free-dynamic-range (SFDR) of 53.5 dB and 67.5 dB, with a 9 MHz input at 160 MS/s, respectively.
#Analog-to-digital converter (ADC) #non-binary digital-to-analog converter (DAC) #partially monotonic switching #redundancy successive-approximation register (SAR)

목차

Abstract
I. INTRODUCTION
II. PROPOSED SAR ADC ARCHITECTURE
III. CIRCUIT IMPLEMENTATION
IV. MEASUREMENT RESULTS
V. CONCLUSION
REFERENCES

참고문헌 (24)

참고문헌 신청
K. Yoshioka et al., "A 0.7V 12b 160MS/s 12.8fJ/conv-step pipelined-SAR ADC in 28nm CMOS with digital amplifier technique," IEEE International Solid-State Circuits Conference (ISSCC), pp. 478-479, Feb., 2017. google schola J. Park, T. An, G. Ahn, and S. Lee, "A 12.1 fJ/Conv.-Step 12b 140 MS/s 28-nm CMOS Pipelined SAR ADC Based on Energy-Efficient Switching and Shared Ring Amplifier," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 66, no. 7, pp. 1119-1123, Jul., 2019. google schola B. Verbruggen, M. Iriguchi, and J. Craninckx, "A 1.7 mW 11b 250 MS/s 2-Times Interleaved Fully Dynamic Pipelined SAR ADC in 40 nm Digital CMOS," IEEE J. Solid-State Circuits, vol. 47, no. 12, pp. 2880-2887, Dec., 2012. google schola S. Wong, U. Chio, Y. Zhu, S. Sin, S. U, and R. P. Martins, "A 2.3 mW 10-bit 170 MS/s Two-Step Binary-Search Assisted Time-Interleaved SAR ADC," IEEE J. Solid-State Circuits, vol. 48, no. 8, pp. 1783-1794, Aug., 2013. google schola C. Liu, C. Kuo, and Y. Lin, "A 10 bit 320 MS/s Low-Cost SAR ADC for IEEE 802.11ac Applications in 20 nm CMOS," IEEE J. Solid-State Circuits, vol. 50, no. 11, pp. 2645-2654, Nov., 2015. google schola

함께 읽어보면 좋을 논문

논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!

이 논문의 저자 정보

최근 본 자료

전체보기

댓글(0)

0

UCI(KEPA) : I410-ECN-0101-2023-569-001465567