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The analog-to-digital-converter-based (ADCbased) backplane receivers that consist of a front-end ADC followed by a digital equalizer are gaining more popularity in recent years, as they support more sophisticated equalization required for high data rates, scale better with fabrication technology, and are more immune to PVT variations. Unfortunately, designing an ADC-based receiver that meets tight power and performance budgets of high-speed backplane link systems is non-trivial as both frontend ADC and digital equalizer can be power consuming and complex when running at high speed. This paper reviews the state of art designs for the front-end ADC and digital equalizers to suggest implementation choices that can achieve high speed while maintaining low power consumption and complexity. Design-space exploration using system-level models of the ADC-based receiver allows through analysis on the impact of design parameters, providing useful information in optimizing the power and performance of the receiver at the early stage of design. The system-level simulation results with newer device parameters reveal that, although the power consumption of the ADC-based receiver may not comparable to the receivers with analog equalizers yet, they will become more attractive as the fabrication technology continues to scale as power consumption of digital equalizer scales well with process.
#Analog-to-digital converter #backplane receiver #high speed #low power #system-level modeling

목차

Abstract
I. INTRODUCTION
II. ADC-BASED RECEIVER ARCHITECTURE
III. FRONT-END ADC
IV. DIGITAL EQUALIZER
V. SYSTEM-LEVEL OPTIMIZATION
VI. CONCLUSION
REFERENCES

참고문헌 (25)

참고문헌 신청
[학술대회논문] - Harwood, M. / 2007 / A 12.5Gb/s SerDes in 65nm CMOS using a baud- rate ADC with digital receiver equalization and clock recovery / IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers : 436 ~ 437 google schola [학술대회논문] - Cao, J. / 2009 / A 500mW digitally calibrated AFE in 65nm CMOS for 10Gb/s serial links over backplane and multimode fiber / IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers : 370 ~ 371 google schola [학술대회논문] - Chen, E.-H. / 2011 / 10Gb/s serial I/O receiver based on variable reference ADC / IEEE Symp. VLSI Circuits Dig. Tech. Papers : 288 ~ 289 google schola [학술지(정기간행물)] - Kim, J. / 2011 / Equalizer design and performance trade-offs in ADC-based serial links / IEEE Trans. Circuits Syst. I 58 (8) : 2096 ~ 2107 google schola [학술지(정기간행물)] - Chen, E. -H. / 2012 / Power optimized ADC-based serial link receiver / IEEE J. Solid-State Circuits 47 (4) : 938 ~ 951 google schola

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