시계열 데이터 분류를 위한 고속 DTW 가속기 설계 및 구현

최원영; 조재찬; 정윤호

doi:10.5573/ieie.2021.58.3.51

주제분류

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저널정보

대한전자공학회
전자공학회논문지 학술저널
전자공학회논문지 제58권 제3호(통권 제520호)
2021.3 51 - 58 (8page)
DOI : 10.5573/ieie.2021.58.3.51

저자정보

최원영
조재찬
정윤호 (한국항공대학교)

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이 논문의 연구 히스토리 (2)

2021

시계열 데이터 분류를 위한 고속 DTW 가속기 설계 및 구현

최원영 , 조재찬 , 정윤호 전자공학회논문지 2021.03 학술저널

2020

시계열 데이터 분류를 위한 고속 DTW 가속기 설계 및 구현

최원영 , 김현 , 전호협 외 2명 대한전자공학회 학술대회 2020.08 학술대회자료

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본 논문에서는 시계열 데이터 간의 유사도 측정에서 효율적인 알고리즘인 DTW (dynamic time warping)의 연산 복잡도를 감소시키기 위한 하드웨어 구조를 제안하며, 이에 대한 구현 및 실험 결과를 제시한다. DTW 기법은 time-dependent 특성에 대응하기 위해 데이터들을 시간 축 상에서 정렬하는 과정을 거치며, 가능한 모든 정렬들 중 가장 최적의 정렬을 찾아 유사도를 측정한다. 이에 따라, 다른 알고리즘들에 비해 우수한 분류 성능을 나타내지만, 높은 연산 복잡도에 의해 응용에 제약을 갖는다. DTW의 높은 연산 복잡도를 낮추기 위해 다양한 방법들이 제시되었으며, 최근에는 기존의 다양한 DTW의 복잡도 개선방법들을 조합하여 추가적인 속도 개선을 위한 연구들이 진행 중에 있다. 그리고 속도를 더 향상시키기 위해 하드웨어 구현을 통한 속도 개선 방법이 연구되고 있다. 현재 제안된 DTW 속도 개선을 위한 최적의 하드웨어 구조는 DTW 연산 행렬의 각 요소가 이전 주위 요소들의 값들에 영향을 받는 DTW 연산 규칙을 준수하며 최적화된 연산 순서를 적용하여 연산 시간을 단축시켰지만, 여전히 제약 조건이 큰 일부 응용에는 많은 연산 시간을 필요로 한다. 이에 본 논문에서는 기존의 DTW 연산 규칙을 변형하고, 이를 반복 연산 기법을 활용하여 변형된 연산의 결과들을 보상함으로써 추가적인 연산 시간의 단축이 가능한 하드웨어 구조를 제안한다. FPGA 구현을 통한 실험 결과, 제안된 DTW 가속기는 기존의 DTW 가속기와 비교해 평균 약 61.3%의 연산 시간의 감소율을 나타냈으며, 약 3584개의 slice 및 1090 bits memory를 사용해 86MHz로 동작함을 확인하였다.

In this paper, we propose a hardware architecture to reduce the computational complexity of dynamic time warping (DTW), an efficient algorithm in measuring similarity between time series data, and present implementation and experimental results. The DTW method performs an alignment process on a time axis to deal with the time-dependent characteristics of two time series data, and finds the optimal alignment among all possible alignments to accurately measure the similarity. Various methods have been proposed to reduce the high computational complexity of DTW, and recently, studies for additional speed improvement by combining various existing DTW complexity improvement methods are in progress. In addition, in order to further improve the speed, a method of speed improvement by hardware implementation is being studied. The currently proposed optimal hardware architecture for DTW speed improvement complies with the DTW arithmetic rules in which each element of the DTW calculation matrix is affected by the values of the previous neighboring factors, and reduces the execution time by applying the optimized calculation sequence, but some applications with large constraints still require a lot of execution time. Therefore, in this paper, we propose a hardware architecture that can reduce the additional execution time by modifying the existing DTW arithmetic rules and compensating for the results of the modified arithmetic by using an iterative computation technique. As a result of the experiment by the FPGA implementation, the proposed DTW accelerator showed an average reduction rate of about 61.3% of the execution time compared to the existing DTW accelerator, and it operates at 86MHz using about 3,584 slices and 1,090 bits memory.

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