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ファイル	フォーマット	サイズ	閲覧回数	説明
14R3142渡邉裕紀	pdf	1.42 MB	732

論文情報

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アイテムタイプ	紀要論文
タイトル	ジッタシェーピング型ΔΣDACと試作
その他のタイトル	DELTA-SIGMA DAC WITH JITTER-SHAPER AND PROTOTYPE
著者	著者名 渡邉, 裕紀
	著者名 WATANABE, Yuki
言語	jpn
ISSN	21879923
DOI	https://doi.org/10.15002/00013083
出版者	法政大学大学院理工学・工学研究科
雑誌名	法政大学大学院紀要. 理工学・工学研究科編
	法政大学大学院紀要. 理工学・工学研究科編
巻	57
開始ページ	1
終了ページ	8
発行年	2016-03-24
著者版フラグ	Version of Record
キーワード	D/A converter
	delta-sigma modulator
	jitter shaper
	clock jitter
	IC
内容記述	ヘッダー部分に誤記 ; (誤) 法政大学大学院理工学・工学研究科紀要 (正) 法政大学大学院紀要. 理工学・工学研究科編
抄録	We present a novel delta-sigma digital-to-analog converter (DSDAC) using a jitter shaper to augment the noise caused by clock jitter. The jitter shaper is designed for a 0.18 μm CMOS and comprises switched capacitor and sample-and-hold circuits. We simulate the DSDAC in MATLAB/simulink and design and simulate the complete jitter shaper circuit in Virtuoso/spector. We predict that the jitter shaper will improve the signal-to-noise ratio (SNR). We had the A to the integrated circuit and measured the DSDAC combined with FPGA.
資源タイプ	Article
書誌レコードID	AA12677220
インデックス	資料タイプ別 ＞ 学内論文 ＞ 法政大学大学院紀要. 理工学・工学研究科編
	501 学内論文 ＞ 紀要 ＞ 法政大学大学院紀要. 理工学・工学研究科編 ＞ 57

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