전류모드 논리 회로 기반의 고속 디지털 회로 디자인 최적화

장익찬; 김진태; 김소영

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장익찬 (성균관대학교)
김진태 (건국대학교)
김소영 (성균관대학교)

이용수
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본 논문에서는 전류 모드 논리 회로들로 구현되는 고속 디지털 회로의 설계를 가능하게 하는 수식 기반의 자동화 설계 틀을 제시하고자 한다. 제안된 매크로 모델은 제약 기반의 최적화를 가능하게 하는 geometric programming에 호환 가능하며 이를 통해 시스템 레벨에서의 전력 소모 최적화를 가능하게 한다. 제안된 수식 기반의 자동화 설계 틀은 전류 모드 논리 회로 고속 디지털 회로의 대표적인 종류 중 하나인 시리얼 링크 전송회로에 적용 되었다. 이를 통해, 사용자 정의 설계 사양에 따라 최적화를 수행하게 된다. 제안된 수식 기반의 자동화 설계 틀은 CMOS 45nm 와 90nm 각각 적용 되어 시리얼 링크 설계의 전력 소모 최적화를 수행하였으며, 이를 통해 각각의 공정 노드에 존재하는 최적의 전력 효율을 가지는 시리얼 링크의 데이터 스피드를 얻어 낼 수 있다.

This paper presents a framework that is based on a reconfigurable macro-model of current-mode logic (CML) high-speed digital circuits enabling equation-based design optimization. The proposed macro-model is compatible with geometric programming, thereby enabling constraint-driven top-level power optimization. The proposed optimization framework is applied to a design of CML based serial-link transmitter with user-defined design specifications as an example of high speed digital circuits using 45nm and 90nm CMOS technology. The proposed optimization framework can derive a design with optimal power efficiency for given transistor technology nodes.

#전류 모드 논리 게이트 #Geometric Programming #고속 시리얼 링크 전송회로 #자동화 설계 틀